{"id":54,"date":"2022-03-18T16:42:30","date_gmt":"2022-03-18T15:42:30","guid":{"rendered":"http:\/\/caemi2i.in2p3.fr\/?page_id=54"},"modified":"2025-04-01T15:41:20","modified_gmt":"2025-04-01T13:41:20","slug":"les-groupes-et-cellules","status":"publish","type":"page","link":"https:\/\/caemi2i.in2p3.fr\/index.php\/les-groupes-et-cellules\/","title":{"rendered":"Projets physique et R&T"},"content":{"rendered":"\n
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\"\"<\/figure>\n\n\n\n

ATHENA X-IFU WFEE<\/h3>\n<\/div>\n\n\n\n

D. Pr\u00eale CoI X-IFU, Si Chen Responsable Design IC, Jean Mesquida Designer, Manuel Gonzalez Instrument Scientist, Bernard Courty EGSE – APC<\/p>\n\n\n\n

La mission Athena (Advanced Telescope for High ENergy Astrophysics) <\/strong>est la deuxi\u00e8me mission spatiale de type Large<\/strong> (L2) du programme \u00e0 long terme Cosmic Vision de l\u2019Agence Spatiale Europ\u00e9enne<\/strong> (ESA). Cette mission s’inscrit dans le th\u00e8me scientifique The hot and violent Universe. Actuellement en phase B (phase de definition pr\u00e9liminaire), une \u00ab adoption \u00bb de la mission mi-2027 engagera la phase industrielle du projet suivie d’une phase de construction qui aboutira \u00e0 un lancement autour de 2037.<\/p>\n\n\n\n

L\u2019\u00e9lectronique de proximit\u00e9 \u00ab chaude \u00bb Warm Front End Electronics – WFEE<\/strong> de l\u2019instrument X-IFU<\/strong> d\u2019ATHENA est depuis le d\u00e9but de la Phase A (2015) sous la responsabilit\u00e9 de l\u2019APC. Le coeur du WFEE est construit autour d’une famille d’ASIC “AwaXe<\/em><\/strong>” permettant :<\/p>\n\n\n\n

    \n
  •  la polarisation bas bruit<\/strong> des d\u00e9tecteurs supraconducteur TES<\/li>\n\n\n\n
  •  l’amplificateurs \u00e0 tr\u00e8s faible d\u00e9rive de gain <\/strong>des signaux en sortie de cryostat<\/li>\n\n\n\n
  •  l\u2019ajustement des points de fonctionnement des \u00e9tages de lecture cryog\u00e9niques (SQUID)<\/li>\n<\/ul>\n\n\n\n
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    \"\"<\/figure>\n\n\n\n

    R&T BiCMOS<\/h3>\n<\/div>\n\n\n\n

    D. Charrier Subatech – porteur, D. Pr\u00eale APC – co, L. Alvado LPC Caen, E. Bechetoille IP2I, S. Chen APC, L. Leterrier LPC Caen, J. Mesquida APC, P. Russo IP2I, B. Ton, M. Gonzalez APC<\/p>\n\n\n\n

    Un nombre de voies de lectures croissant et la n\u00e9cessit\u00e9 d’int\u00e9grer toujours plus de digital dans les ASICs front-end conduisent au choix de technologies purement CMOS sur des n\u0153uds de plus en plus fin en 65 ou 28nm. N\u00e9anmoins, il reste des domaines o\u00f9 il est difficile voir impossible de se priver de transistor bipolaire ou \u00e0 minima de noeuds CMOS pas trop fins que ce soit pour des raisons de bruit \u00e0 basse fr\u00e9quences, de dynamique ou de produit gain-bande. Par ailleurs nombres de d\u00e9tecteurs que ce soit en physique nucl\u00e9aire, en astrophysique ou pour des applications m\u00e9dicales n’exigent pas des densit\u00e9s d’int\u00e9gration aussi fortes que la physique des hautes \u00e9nergies du LHC.Un premier travail de recensement des types de d\u00e9tecteurs susceptibles de b\u00e9n\u00e9ficier d’une technologie BiCMOS a \u00e9t\u00e9 fait. Ce devrait \u00eatre le cas par exemple de d\u00e9tecteurs fortement capacitifs en physique nucl\u00e9aire ou faiblement r\u00e9sistifs en astrophysique principalement pour des raisons de bruit.<\/p>\n\n\n\n

    Un objectif de la R&T BiCMOS est donc la recherche et l’\u00e9valuation d’une ou deux technologies BICMOS\/CMOS de r\u00e9f\u00e9rence qui r\u00e9ponde \u00e0 ces contraintes techniques. La technologie s\u00e9lectionn\u00e9e doit aussi \u00eatre p\u00e9renne et \u00e0 co\u00fbt contenu pour \u00eatre accessible \u00e0 l’\u00e9chelle d’un laboratoire ou d’une petite \u00e9quipe.
    Un second objectif de la “R&T” est une comparaison des performances d’un large panel de technologies CMOS\/BiCMOS par la simulation de facteurs de m\u00e9rites tels que l’efficacit\u00e9 de transconductance, l’efficacit\u00e9 de vitesse, le gain intrins\u00e8que, le produit gain bande, le ratio dynamique sur bruit. En r\u00e9pondant \u00e0 ces deux objectifs, la “R&T BiCMOS” s’inscrit pleinement dans le workpackage WP1.1 “technologies alternatives” de la Mi2i.
    Le dernier objectif est de cr\u00e9er une synergie autour du n\u0153ud s\u00e9lectionn\u00e9 afin de rationaliser les ressources humaines et logiciels sur les d\u00e9veloppements d’ASIC et par la mise en commun de fonctions de bases et de Design Kit en s’appuyant sur les infrastructures de la Mi2i et celles du projet OMMIC.<\/p>\n\n\n\n

    Une premi\u00e8re fonderie avec des fonctions de base tel que des LNA, TIA, amplificateurs CMOS, thermom\u00e8tre et transistors \u00e9l\u00e9mentaires a \u00e9t\u00e9 lanc\u00e9e sur le noeuds IHP 130nm SG13S \u00e0 des fins d’auto-formation et pour v\u00e9rifier si les r\u00e9sultats de mesures sont fid\u00e8les aux simulations. Les technologies XFAB en 180nm sont aussi candidates et font l’objet d’un travail d’\u00e9valuation. Ces r\u00e9sultats ainsi que le travail comparatif par les facteurs de m\u00e9rites sera document\u00e9 et publi\u00e9.<\/p>\n\n\n\n

    \n\n\n\n

    <\/p>\n\n\n\n

    R&T LoJiC130<\/h3>\n\n\n\n

    Top-down design methodology for a 2 ps rms Jitter at 2.56 GHz of an analog PLL based on Ring and LC Tank Oscillators<\/h5>\n\n\n\n

    <\/p>\n\n\n\n

    E. Bechetoille\ud835\udc4f<\/sup> ; B. Joly\ud835\udc50<\/sup> ; O. Lemaire\ud835\udc4e<\/sup> ; I. Laktineh\ud835\udc4f<\/sup> ; S. Manen\ud835\udc50<\/sup> ; H. Mathez\ud835\udc4f<\/sup> ; P. Russo\ud835\udc4f<\/sup> ; P. Vallerand\ud835\udc4e<\/sup> et R. Vandaele\ud835\udc50<\/sup>
    \ud835\udc4e : ILClab, Universit\u00e9 Paris-Saclay, CNRS\/IN2P3, \u0132CLab, 91405 Orsay, France
    \ud835\udc4f : IP2I, Universit\u00e9 Lyon, Universit\u00e9 Claude Bernard Lyon 1, CNRS, IP2I Lyon\/IN2P3, UMR5822,F-69622, Villeurbanne, France
    \ud835\udc50 : LPC Clermont, Universit\u00e9 Clermont Auvergne, CNRS\/IN2P3, LPC, F-63000 Clermont-Ferrand, France<\/p>\n\n\n\n

    A top-down methodology is proposed to design Phase-Locked-Loops (PLL) using behavioural and transistor-level simulation in two cases: Ring-Oscillator (RO) and LC Tank Oscillator (LCTO) with the aim to achieve a low-jitter PLL clock generator in 130 nm process. The optimization of these two PLLs is obtained in three steps. The first one is to design a model in Verilog-A of each block with its intrinsic jitter parameter. Each block is simulated alone to verify the nature of its intrinsic jitter: Frequency Modulation jitter (FM jitter) or Phase Modulation jitter (PM jitter). The second step is to place each of these blocks in a global schematic to obtain a full behavioural PLL. In this way, one can study the PLL operation and check the effect of each block\u2019s jitter on the PLL output. The third step is to use the intrinsic FM jitter or PM jitter values to simulate at the transistor level of each block individually and then all of them together. To evaluate the loop bandwidth and the loop stability of each of the two PLLs, a linearized PLL is designed using ideal sources. This approach is important to check the compatibility of each block in terms of jitter and bandwidth with respect to the target PLL performance. The optimization results are used to design and produce two PLLs. Measurements of these two are found to have an absolute time jitter of the order of 2 ps rms<\/p>\n\n\n\n

    Contact : h.mathez@ipnl.in2p3.fr<\/p>\n\n\n\n

    \n\n\n\n

    <\/p>\n\n\n\n

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    \"\"<\/figure>\n\n\n\n
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    R&T Fastime<\/h2>\n<\/div>\n<\/div>\n\n\n\n

    <\/p>\n\n\n\n

    L. Alvadod<\/em><\/sup> ; N. Arveuf\ud835\udc50<\/em><\/sup> ; R. Bonnefoy\ud835\udc50<\/sup> <\/em>; R. Bouetf<\/sup> <\/em>; L. Caponetto\ud835\udc4f<\/em><\/sup> ; X. Chen\ud835\udc4f<\/em><\/sup> ; A. Contamine\ud835\udc50<\/em><\/sup> ; M. Dahoumane\ud835\udc4f<\/sup> ; S. Drouetd<\/em><\/sup> ; F. Druillolef<\/em><\/sup> ; C. Fayard\ud835\udc50<\/em><\/sup> ; I. Laktineh\ud835\udc4f<\/em><\/sup> ; F. Jouve\ud835\udc50<\/em><\/sup> ; L. Leterrierd<\/em><\/sup> ; S. Manen\ud835\udc50<\/em><\/sup> ; H. Mathez\ud835\udc4f<\/em><\/sup> ; M. Mercier\ud835\udc50<\/em><\/sup> , M. Morenase<\/em><\/sup> , A Mhoudini\ud835\udc4e<\/em><\/sup> , L. Rauxe<\/em><\/sup> ; P. Russo\ud835\udc4f<\/sup> <\/em>; C. Sylvia\ud835\udc4e<\/em><\/sup> ; P. Vallerand\ud835\udc4e<\/sup> <\/em>et R. Vandaele\ud835\udc50<\/em><\/sup>
    \ud835\udc4e : ILClab, Universit\u00e9 Paris-Saclay, CNRS\/IN2P3, \u0132CLab, 91405 Orsay, France
    \ud835\udc4f : IP2I, Universit\u00e9 Lyon, Universit\u00e9 Claude Bernard Lyon 1, CNRS, IP2I Lyon\/IN2P3, UMR5822,F-69622, Villeurbanne, France
    \ud835\udc50 : LPC Clermont, Universit\u00e9 Clermont Auvergne, CNRS\/IN2P3, LPC, F-63000 Clermont-Ferrand, France d<\/em> : LPC Caen, Universit\u00e9 de Caen Normandie, ENSICAEN, CNRS\/IN2P3, LPC Caen UMR6534, F-14000 Caen, France e<\/em> : OMEGA, CNRS, \u00c9cole polytechnique, Institut Polytechnique de Paris, 91120 Palaiseau, France f<\/em> : LP2I Bordeaux, CNRS\/IN2P3, 33170 Bordeaux, France<\/p>\n\n\n\n

    <\/p>\n\n\n\n

    FASTIME est un projet de R&T\/IN2P3 d\u00e9marr\u00e9 ne 2021 qui porte sur le d\u00e9veloppement d\u2019une \u00e9lectronique int\u00e9gr\u00e9e (ASIC) de mesure de temps tr\u00e8s rapide de r\u00e9solution de l\u2019ordre de la picoseconde. Une telle r\u00e9solution devient de plus en plus n\u00e9cessaire dans de nombreux domaines : par exemple, dans les futures exp\u00e9riences de physique des particules pour r\u00e9duire le pile-up de ~1000, ou dans les futures g\u00e9n\u00e9rations d\u2019imagerie m\u00e9dicale (TEP) pour r\u00e9duire de ~20 la dose inject\u00e9e dans les patients ou enfin pour d\u2019autres applications soci\u00e9tales (d\u00e9tecteurs pixels pr\u00e9cis dans le temps) dont la r\u00e9solution temporelle inf\u00e9rieure \u00e0 1 ps rms ne doit pas \u00eatre d\u00e9grad\u00e9e par l\u2019\u00e9lectronique de lecture. Cette proposition s\u2019appuie sur l\u2019expertise et sur la synergie de plusieurs laboratoires de l\u2019IN2P3 et offre ainsi un cadre collaboratif pour proposer des solutions novatrices et murir une technologie porteuse au-del\u00e0 de l\u2019existant.<\/p>\n\n\n\n

    L\u2019objectif de ce projet est de r\u00e9aliser un prototype d\u2019ASIC multivoies qui int\u00e8gre une chaine compl\u00e8te de la mesure de temps en deux phases principales. Pour la r\u00e9alisation physique du circuit, nous avons s\u00e9lectionn\u00e9 la technologie TSMC 130nm pour sa maturit\u00e9 et sa p\u00e9rennit\u00e9, ses performances, sa grande tenue aux radiations valid\u00e9e par le CERN. Ce choix technologique a \u00e9galement \u00e9t\u00e9 motiv\u00e9 par l\u2019expertise de la communaut\u00e9 IN2P3 dans cette technologie nous permettant de s\u2019appuyer sur des bases solides. Le transfert de ce design vers des technologies plus fines, comme la TSMC 65nm ou la FD-SOI 28 nm, restera r\u00e9alisable.<\/p>\n\n\n\n

    L\u2019\u00e9tage de Front end comporte deux architectures de pr\u00e9amplificateurs rapides (un pr\u00e9ampli \u00e0 transimp\u00e9dance et un pr\u00e9ampli en tension)et un discriminateur avec 1 ps rms de r\u00e9solution pour une charge de 1 pC. L\u2019\u00e9tage TDC est compos\u00e9 de deux niveaux d\u2019interpolation offrant une pr\u00e9cision totale de 1 ps rms. Une DLL avec un pas de quantification de 24 ps constitue le 1er<\/sup> \u00e9tage d\u2019interpolation. Le r\u00e9sidu de cette mesure est extrait par un bloc sp\u00e9cifique et est envoy\u00e9 sur un 2\u00e8me \u00e9tage d\u2019interpolation r\u00e9alis\u00e9 avec deux architectures diff\u00e9rentes : un TDC \u00e0 Vernier Ring Oscillateur et un TDC \u00e0 Amplificateur de Temps, avec 3 ps de LSB chacun. Tous les param\u00e8tres du chip sont configurables par I2C. les data de al mesure sont s\u00e9rialis\u00e9es et sortie en diff\u00e9rentiel gr\u00e2ce \u00e0 un circuit SLVS.<\/p>\n\n\n\n

    Cette R&T permettra donc de faire une \u00e9tude comparative entre les diff\u00e9rentes options. Les r\u00e9sultats de test de la phase 1 du projet sont tr\u00e8s encourageants et ont fait l\u2019objet de pr\u00e9sentation Poster \u00e0 la conf\u00e9rence IEEE NSSMIC-RTSD 2024. Une version 2 de FASTIME (phase 2) moyennant des modifications mineures est pr\u00e9vues fin 2025. La documentation technique est syst\u00e9matiquement r\u00e9dig\u00e9e \u00e0 chaque \u00e9tape de travail dans le projet. Les r\u00e9sultats et les \u00e9tudes seront publi\u00e9s dans un journal.<\/p>\n\n\n\n

    Contact : m.dahoumane@ip2i.in2p3.fr<\/p>\n\n\n\n

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