ATHENA X-IFU WFEE
D. Prêle CoI X-IFU, Si Chen Responsable Design IC, Jean Mesquida Designer, Manuel Gonzalez Instrument Scientist, Bernard Courty EGSE – APC
La mission Athena (Advanced Telescope for High ENergy Astrophysics) est la deuxième mission spatiale de type Large (L2) du programme à long terme Cosmic Vision de l’Agence Spatiale Européenne (ESA). Cette mission s’inscrit dans le thème scientifique The hot and violent Universe. Actuellement en phase B (phase de definition préliminaire), une « adoption » de la mission mi-2027 engagera la phase industrielle du projet suivie d’une phase de construction qui aboutira à un lancement autour de 2037.
L’électronique de proximité « chaude » Warm Front End Electronics – WFEE de l’instrument X-IFU d’ATHENA est depuis le début de la Phase A (2015) sous la responsabilité de l’APC. Le coeur du WFEE est construit autour d’une famille d’ASIC “AwaXe” permettant :
- la polarisation bas bruit des détecteurs supraconducteur TES
- l’amplificateurs à très faible dérive de gain des signaux en sortie de cryostat
- l’ajustement des points de fonctionnement des étages de lecture cryogéniques (SQUID)
R&T BiCMOS
D. Charrier Subatech – porteur, D. Prêle APC – co, L. Alvado LPC Caen, E. Bechetoille IP2I, S. Chen APC, L. Leterrier LPC Caen, J. Mesquida APC, P. Russo IP2I, B. Ton, M. Gonzalez APC
Un nombre de voies de lectures croissant et la nécessité d’intégrer toujours plus de digital dans les ASICs front-end conduisent au choix de technologies purement CMOS sur des nœuds de plus en plus fin en 65 ou 28nm. Néanmoins, il reste des domaines où il est difficile voir impossible de se priver de transistor bipolaire ou à minima de noeuds CMOS pas trop fins que ce soit pour des raisons de bruit à basse fréquences, de dynamique ou de produit gain-bande. Par ailleurs nombres de détecteurs que ce soit en physique nucléaire, en astrophysique ou pour des applications médicales n’exigent pas des densités d’intégration aussi fortes que la physique des hautes énergies du LHC.Un premier travail de recensement des types de détecteurs susceptibles de bénéficier d’une technologie BiCMOS a été fait. Ce devrait être le cas par exemple de détecteurs fortement capacitifs en physique nucléaire ou faiblement résistifs en astrophysique principalement pour des raisons de bruit.
Un objectif de la R&T BiCMOS est donc la recherche et l’évaluation d’une ou deux technologies BICMOS/CMOS de référence qui réponde à ces contraintes techniques. La technologie sélectionnée doit aussi être pérenne et à coût contenu pour être accessible à l’échelle d’un laboratoire ou d’une petite équipe.
Un second objectif de la “R&T” est une comparaison des performances d’un large panel de technologies CMOS/BiCMOS par la simulation de facteurs de mérites tels que l’efficacité de transconductance, l’efficacité de vitesse, le gain intrinsèque, le produit gain bande, le ratio dynamique sur bruit. En répondant à ces deux objectifs, la “R&T BiCMOS” s’inscrit pleinement dans le workpackage WP1.1 “technologies alternatives” de la Mi2i.
Le dernier objectif est de créer une synergie autour du nœud sélectionné afin de rationaliser les ressources humaines et logiciels sur les développements d’ASIC et par la mise en commun de fonctions de bases et de Design Kit en s’appuyant sur les infrastructures de la Mi2i et celles du projet OMMIC.
Une première fonderie avec des fonctions de base tel que des LNA, TIA, amplificateurs CMOS, thermomètre et transistors élémentaires a été lancée sur le noeuds IHP 130nm SG13S à des fins d’auto-formation et pour vérifier si les résultats de mesures sont fidèles aux simulations. Les technologies XFAB en 180nm sont aussi candidates et font l’objet d’un travail d’évaluation. Ces résultats ainsi que le travail comparatif par les facteurs de mérites sera documenté et publié.
R&T LoJiC130
Top-down design methodology for a 2 ps rms Jitter at 2.56 GHz of an analog PLL based on Ring and LC Tank Oscillators
E. Bechetoille𝑏 ; B. Joly𝑐 ; O. Lemaire𝑎 ; I. Laktineh𝑏 ; S. Manen𝑐 ; H. Mathez𝑏 ; P. Russo𝑏 ; P. Vallerand𝑎 et R. Vandaele𝑐
𝑎 : ILClab, Université Paris-Saclay, CNRS/IN2P3, IJCLab, 91405 Orsay, France
𝑏 : IP2I, Université Lyon, Université Claude Bernard Lyon 1, CNRS, IP2I Lyon/IN2P3, UMR5822,F-69622, Villeurbanne, France
𝑐 : LPC Clermont, Université Clermont Auvergne, CNRS/IN2P3, LPC, F-63000 Clermont-Ferrand, France
Une méthodologie “top-down” est proposée pour concevoir des boucles à verrouillage de phase (PLL) à l’aide d’une simulation comportementale et au niveau des transistors dans deux cas : Ring-Oscillator (RO) et LC Tank Oscillator (LCTO) dans le but d’obtenir un générateur d’horloge PLL à faible gigue dans un processus de 130 nm. L’optimisation de ces deux PLL est obtenue en trois étapes. La première consiste à concevoir un modèle en Verilog-A de chaque bloc avec son paramètre de gigue intrinsèque. Chaque bloc est simulé seul pour vérifier la nature de sa gigue intrinsèque : Gigue de modulation de fréquence (gigue FM) ou gigue de modulation de phase (gigue PM). La deuxième étape consiste à placer chacun de ces blocs dans un schéma global pour obtenir une PLL comportementale complète. De cette manière, on peut étudier le fonctionnement de la PLL et vérifier l’effet de la gigue de chaque bloc sur la sortie de la PLL. La troisième étape consiste à utiliser les valeurs intrinsèques de gigue FM ou de gigue PM pour simuler au niveau des transistors chaque bloc individuellement, puis tous ensemble. Pour évaluer la largeur de bande et la stabilité de la boucle de chacune des deux PLL, une PLL linéarisée est conçue en utilisant des sources idéales. Cette approche est importante pour vérifier la compatibilité de chaque bloc en termes de gigue et de bande passante par rapport aux performances de la PLL cible. Les résultats de l’optimisation sont utilisés pour concevoir et produire deux PLL. Les mesures de ces deux PLLs montrent une gigue temporelle absolue de l’ordre de 2 ps rms.
Contact : h.mathez@ipnl.in2p3.fr