| Master 2 | Conception d’un Convertisseur Analogique-Numérique (CAN) Sigma-Delta à haute résolution | 6 mois (5 moins minimum) | Strasbourg/IPHC (Plateforme C4PI) | CAN_stage |
| Master 2 | Conception d’un TDC à deux étages en technologie CMOS 180 nm | 6 mois (5 moins minimum) | Strasbourg/IPHC (Plateforme C4PI) | TDC_stage |
| Master 2 | Développement d’un système de vérification de la résistance au SEU d’un module I2C à l’aide d’une plateforme de prototypage Protium | 6 mois (5 moins minimum) | Strasbourg/IPHC (Plateforme C4PI) | I2C_protium_stage |
| Master 2 | Intégration de modules analogiques dans un environnement UVM | 6 mois (5 moins minimum) | Strasbourg/IPHC (Plateforme C4PI) | analog_UVM_stage |
| Master 2 | Conception du circuit ASIC en technologie CMOS adapté au détecteur pixellisé de l'expérience BelleII | 6 mois | CPPM Marseille | Stages CPPM |
| Master 2 | Conception d'un circuit amplificateur de charge en CMOS 28 nm pour les futures expériences du CERN (Poursuite en Thèse de Doctorat possible) | 6 mois | CPPM Marseille | Stages CPPM |
| BAC+2 | caractérisation d’un circuit de lecture de photomultiplicateurs | 11 semaines | OMEGA/Palaiseau | |
| Bac + 5 | Vérification d’un ASIC suivant méthodologie UVM | 6 mois | Laboratoire de Physique Clermont Auvergne | Stage SPIDER UVM |
| Bac + 5 | Design d’un TDC rapide de 1ps rms de résolution : modélisation en Verilog-A et Verilog du circuit et simulation dans un environnement mixte analogique-numérique. | 5 mois | IP2I Lyon | Modélisation TDC verilogA / verilog |
| Master2 | Conception de blocs analogiques en technologie 65nm pour des applications de calorimétrie et de mesure de temps | 6 mois | OMEGA/Palaiseau | |
| Master1 | Modélisation comportementale d'un convertisseur analogique numérique | 2 mois | LPSC Grenoble | |
