Le comité exécutif de la Mi2i a le plaisir de vous convier à la présentation du travail de Maximilien Remillieux sur l’implémentation d’un coeur RISC-V en technologie TSMC 65nm. Un grand merci à Maximilien d’avoir accepté de nous présenter son travail.
Ce webinaire se tiendra le jeudi 11 septembre 2025 de 10h30 à 11h15 et utilisera la plateforme Zoom. Le lien sera communiqué via la mailing list “cadence VLSI”. Si vous n’avez pas reçu ce lien, vous pouvez contacter Laurent Leterrier.
Résumé :
Ce webinaire présente le contexte, les objectifs et les travaux réalisés dans le cadre d’un stage au sein de l’Institut de Physique des 2 Infinis (IP2I) de Lyon, un laboratoire du CNRS affilié à l’IN2P3. L’IP2I est impliqué dans de nombreux projets en physique fondamentale, notamment dans la détection de particules. Le stage s’inscrit dans le cadre du projet OSCARI (Open System for capacitive Sensor aCcess & readout with artificial Intelligence), qui vise à développer une électronique intelligente pour le traitement en ligne de signaux issus de détecteurs capacitifs. Ce système repose sur un ASIC en technologie TSMC 65 nm intégrant des cœurs RISC-V, de la mémoire et des ADC, afin de réaliser un traitement local à faible consommation via des algorithmes de débruitage et de déconvolution utilisant l’intelligence artificielle.
Le choix de l’architecture RISC-V est motivé par sa flexibilité, sa compacité, son caractère open- source et sa compatibilité avec une validation sur FPGA avant fabrication. Le cœur sélectionné, PicoRV32, est un processeur RISC-V minimaliste conforme à l’ISA RV32I, sans extension, ce qui permet une implémentation efficace en surface et en consommation. Le cœur utilise une interface mémoire simple (byte-aligned) connectée à une mémoire de type DFFRAM, synthétisable sans outil propriétaire mais gourmande en surface.
L’objectif du stage est de valider l’implémentation de ce cœur à la fois sur FPGA et en technologie ASIC. La première étape a consisté à intégrer, simuler et tester le cœur sur une carte Nexys A7 (Artix-7), en développant les scripts, le firmware et la toolchain adaptés. Ensuite, un testbench RTL complet a été élaboré pour valider la logique du cœur. Le flot de développement ASIC a été mis en œuvre via les outils Cadence : Xcelium pour les simulations RTL et post-layout, Genus pour la synthèse logique et Innovus pour le placement-routage et l’analyse de timing (STA).
La simulation post-PnR a permis de valider que le design respecte les contraintes temporelles après insertion des délais.
Les résultats obtenus montrent que le cœur PicoRV32 fonctionne correctement, aussi bien dans son environnement FPGA que dans sa version synthétisée pour ASIC TSMC 65 nm. Le
fonctionnement a été validé dans les deux cas, confirmant la faisabilité de l’intégration du cœur RISC-V dans un environnement de détection intelligente à base d’IA, avec un flot complet de développement RTL-to-PNR.