L’axe 1 de la Mi2i organise le jeudi 28 mai à 10h un webinaire sur le RISC V.
La présentation sera faite par César Fuguet, chercheur à l’INRIA.
Format : 1h de présentation + 30 min d’échanges
Vous trouverez les informations de connexion via le lien Indico suivant : https://indico.in2p3.fr/event/39854/
Résumé :
Les ordinateurs sont omniprésents (par exemple, les smartphones, les PC, les centres de données, le cloud et d’autres appareils « intelligents ») et sont devenus un composant essentiel pour la société : les systèmes de santé, transport, bancaires et communication utilisent tous des ordinateurs. Leur cerveau est le processeur (ou CPU), un composant matériel programmable qui permet l’exécution des logiciels (c’est-à-dire les applications concrètes). Le jeu d’instructions (ISA) est une partie essentielle des processeurs. Elle constitue le vocabulaire que les logiciels utilisent pour indiquer les commandes (ou instructions) à exécuter par le processeur. Elle représente l’interface de programmation entre le matériel et le logiciel.
De nombreux appareils informatiques modernes utilisent des ISA propriétaires, tels que ARM (la plupart des smartphones) et x86 (la plupart des PC et serveurs). Cependant, RISC-V, une ISA libre et ouverte créée vers 2011 par Berkeley, bouscule les habitudes. Son ouverture favorise la concurrence et l’innovation, car elle permet aux acteurs académiques et industriels de l’implémenter sans avoir à payer de licences coûteuses. Cela est crucial dans cette « nouvelle ère dorée pour l’architecture informatique », comme l’ont déclaré les lauréats du prix Turing 2017 (John Hennessy et David Patterson), où il faut trouver de nouvelles approches pour continuer à améliorer les performances et, surtout, l’efficacité énergétique.
Ce webinaire présentera l’ISA RISC-V et expliquera comment elle aide à relever les défis liés aux performances et à l’efficacité énergétique. Nous donnerons également une brève introduction à certains processeurs RISC-V open-source populaires et à leur microarchitecture, puis nous présenterons les accélérateurs spécifiques à RISC-V et leur implémentation ASIC.